АДРЕСНОЕ ПРОСТРАНСТВО ПАМЯТИ
Упрощенная блок-схема стандартного интерфейса между DSP-процессором и параллельным периферийным устройством (например ЦАП) показана на рис. 8.8.
Диаграммы цикла записи в память для семейства ADSP-21xx показаны на рис. 8.9.
В большинстве приложений реального времени ЦАП функционирует непрерывно с постоянной тактовой частотой. Большинство ЦАП, используемых для этих приложений, осуществляет двойную буферизацию данных. Имеется входной регистр для фиксации данных, поступающих через асинхронный интерфейс с DSP-процессором, и далее регистр (называемый регистром хранения ЦАП), который управляет токовыми ключами ЦАП. Регистр хранения ЦАП синхронизируется внешним стабильным генератором, задающим частоту дискретизации. Кроме тактирования регистра хранения ЦАП, данный сигнал используется также для генерации сигнала прерывания DSP-процессора, который указывает на готовность ЦАП к приему новых входных данных.
Таким образом, процесс записи инициируется периферийным устройством посредством установления сигнала запроса прерывания DSP-процессора, указывающего, что периферийное устройство готово к приему новых данных (шаг N 1). Далее DSP-процессор выставляет адрес периферийного устройства на адресной шине (шаг N 2) и переводит в активное состояние сигнал выбора памяти
(шаг N 3). Это приводит к тому, что дешифратор адреса выдает сигнал выбора (
chip select) на периферийное устройство (шаг N 5). После спадающего (переднего) фронта сигнала
через промежуток времени tASW процессор переводит в активное нулевое состояние сигнал записи
(шаг N 4). Длительность импульса
составляет tWP перехода сигнала
в неактивное единичное состояние (шаг N 6). Восходящий (задний) фронт сигнала
используется для фиксации присутствующих на шине данных (D) во внешнюю параллельную память (шаг N 7). Данные на шине остаются достоверными еще в течение времени ton после прохождения положительного фронта сигнала
.
Основные требования по временным параметрам при записи данных в периферийное устройство показаны на рис. 8.10.
ОСНОВНЫЕ ТРЕБОВАНИЯ ПРИ ЗАПИСИ В ПЕРИФЕРИЙНОЕ УСТРОЙСТВО (ПУ) ЧЕРЕЗ ПАРАЛЛЕЛЬНЫЙ ИНТЕРФЕЙС
• Время декодирования адреса и время включения периферийного устройства не должно превышать время tAsw установки процессором адреса и сигнала выбора памяти (0.325 нc минимум для процессора ADSP-2189M)
• Для того, чтобы осуществить доступ без режима ожидания, время установления данных не должно превышать tow (составляет 2.65 нc для процессора ADSP-2189M при работе на частоте 75 МГц), иначе необходимо программно обеспечить режим ожидания или снизить частоту работы процессора
• Время удержания входных данных не должно превышать tDH (составляет 2.325 нc для процессора ADSP-2189M при работе на частоте 75 МГц)
• Периферийное устройство должно работать при длительности строба WR составляющей tWP (3.65 нc мин. для процессора ADSP-2189M при работе на частоте 75 МГц), иначе необходимо программно обеспечить режим ожидания или снизить частоту работы процессора
Рис. 8.10
Главным параметром здесь является длительность строба записи tWP. Для всех периферийных устройств, кроме самых быстрых, придется использовать циклы ожидания, т. к. этим устройствам нужно больше времени для доступа к данным. На рис. 8.11 приведены основные временные характеристики цикла записи процессора ADSP-2189M. Обратите внимание на то, что все они зависят от тактовой частоты процессора.
ВРЕМЕННЫЕ ХАРАКТЕРИСТИКИ ПРОЦЕССА ПАРАЛЛЕЛЬНОЙ ЗАПИСИ ДЛЯ ПРОЦЕССОРА ADSP-2189M ПРИ РАБОТЕ НА ЧАСТОТЕ 75 МГЦ
tCK = период тактового сигнала процессора (13.3 нc)
tASW = время установки процессором адреса и сигнала выбора памяти до спадающего (переднего) фронта сигнала записи = 0.25∙tCK — 3 нc (минимум)
tOW = время от момента установки данных до восходящего (заднего) фронта сигнала записи = 0.5tCK — 4 нc + (число циклов ожидания) * tCK
tDH = время удержания данных после восходящего (заднего) фронта сигнала записи = 0.25tCK — 1 нc
tWP = длительность импульса сигнала записи
= 0.5∙tCK — 3 нc + (число циклов ожидания) * tCK (минимум)
Рис. 8.11
Микросхема AD5340 — это 12-ти разрядный ЦАП, работающий на частоте дискретизации 100 кГц, имеющий параллельный цифровой интерфейс. Данный АЦП питается от однополярного источника питания напряжением +2.5–5.5 В и рассеивает мощность 345 мкВт (при напряжении питания 3 В). В энергосберегающем режиме потребляемая мощность прибора снижается до 0.24 мкВт. ЦАП AD5340 имеет в своем составе выходной буферный усилитель, который способен формировать выходной сигнал в диапазоне значений от нуля до напряжения питания. В ПС AD5340 можно задействовать или отключить встроенный буфер для источника опорного напряжения. В устройстве имеется встроенная схема формирования сигнала сброса при включении питания, гарантирующая нулевое значение сигнала на выходе ЦАП до тех пор, пока в ЦАП не будут записаны корректные данные. Структурная схема ЦАП показана на рис. 8.12.
На входе прибора осуществляется двойная буферизация данных. Основные временные характеристики интерфейса между двумя устройствами (ЦАП и DSP) приведены на рис. 8.13. Спецификация временных параметров цикла записи для ADSP-2189M дается для тактовой частоты 75 МГц.
Исследование временных характеристик, изображенных на рис. 8.13, показывает, что для обеспечения совместимости по синхронизации между устройствами потребуется программирование двух циклов ожидания в процессоре ADSP-2189M. Это позволяет увеличить длительность строба записи (WR) до 30.25 нc, что превышает минимально необходимую длительность строба записи в ЦАП AD5340 (20 нc). Минимальное время установления данных в микросхеме AD5340, равное 5 нc, также перекрывается при использовании двух циклов ожидания. Упрощенная схема интерфейса между двумя устройствами показана на рис. 8.14.
Параллельные интерфейсы с другими DSP-процессорами могут быть организованы подобным образом, для чего необходимо подробное изучение временных спецификаций всех соответствующих сигналов каждого из взаимодействующих устройств.
Организация последовательного интерфейса с DSP-процессорами
DSP-процессоры, имеющие последовательные порты (например, семейство ADSP-21XX), позволяют организовать простой интерфейс с такими периферийными устройствами, как АЦП и ЦАП. Наличие последовательного порта устраняет необходимость использования больших параллельных шин для подключения АЦП и ЦАП к DSP-процессорам. Чтобы уяснить принцип последовательной передачи данных, мы рассмотрим сначала работу последовательного порта процессоров семейства ADSP-21XX.
Структурная схема одного из двух последовательных портов процессора семейства ADSP-21ХХ показана на рис. 8.15. Передающий (ТХ) и принимающий (RX) регистры последовательного порта определены на уровне синтаксиса языка ассемблера процессоров семейства ADSP-21XX и не отображаются в памяти
